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近年来，相控阵天线(phased array antenna, PAA)的光学真时延(true time-delay, TTD)网络因其轻便、低成本以及抗电磁干扰等特性而备受关注。与传统相控阵移相网络相比，光学真时延网络针对大瞬时带宽信号无波束倾斜，这为宽带相控阵天线的实现提供了可能[1-4]。迄今为止，实现光学真时延的方法有很多，主要包括：基于色散光纤的真时延[5-8]、基于光纤光栅的真时延[9-12]和基于光路切换的真时延等[13-17]。在基于光路切换的真时延方法中，基于光开关的二进制可调光时线由于其较大的时延量，稳定的性能和调节的灵活性被广泛应用[17]。对于2维阵列天线，时延网络的设计往往较为复杂，参考文献[13]中采用了一种对阵列每行和每列分别设计整体时延的方法，能够有效降低时延网络的复杂度。但是对于一个大规模2维相控阵天线，以上基于离散光学器件搭建的真时延网络都将面临系统体积、成本和可靠性等方面的挑战。与传统互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)相兼容的绝缘体上硅技术的发展[18]，为解决以上问题提供了方向。最近，一些基于硅基集成光子学技术的真时延网络被陆续报道[19-21]。拥有大时延范围的硅基二进制可调时延线(binary silicon-based integrated optical delay line, BISODL)，由于其大带宽、低群色散、高时延精度等特点，适合应用于大规模相控阵的时延网络[22]。
在传统对阵列天线每行和每列分别设计时延的方法[13]的基础上，基于BISODL，利用阵列天线的结构对称性和CMOS工艺的特点，设计了一个能够满足2维相控阵波束成形与扫描要求的光学真时延网络。分析了该真时延网络相比于传统光学真时延网络的复杂度，并给出了BISODL参量的计算方法。以一个8×8相控阵天线的真时延网络设计为例，对上述理论进行了验证。给出了包含4种不同的时延线真时延芯片的设计参量，并对实现的时延芯片上的BISODL进行了实验测量，通过测量的时延量对阵列天线的波束扫描特性进行了仿真分析。
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光学真时延网络的作用就是根据阵列天线的波束指向角度，对每个天线单元进行相应的时延设计。如图 1所示，考虑一个M×N的相控阵天线，O为阵列中心，OP表示波束在空间中的指向(P为辐射远场半球面上一点，即r≫dx, dy)，OP与x轴的夹角为α，OP与y轴的夹角为β，row i和column j分别表示第i行天线与第j列天线，用A(i，j)表示位于阵列第i行、第j列位置的天线。为实现这种2维相控阵的真时延网络，基于传统直连实现的方式，需要为每个天线设计一种时延线，即需要M×N种不同时延线，对于大规模2维相控阵而言，随着阵列数量的增加，设计难度也将显著增加。实际上，M×N的相控阵天线可以看成M个以dx为间距沿x排布的天线单元，其中每个单元都是一个包含N个以dy为间距沿y排列天线的线天线[23]。考虑该阵列中各个天线之间的相对时延量，可以发现，在相邻两行天线第i行与第(i+1)行中，某一列j上的两天线A(i，j)与A(i+1，j)之间的时延差Δτ与两天线的距离dx和波束指向方向与x的夹角α有关：Δτ=dxcosα/c(c表示光在真空中的速度)，而对于不同的列(即不同的j)，A(i，j)与A(i+1，j)的距离都为dx，夹角α也都相同，所以相邻行中的任一列上的两天线之间的时延差都相同，这种相同的时延差可以看成行与行之间的整体相对时延；同理，相邻两列中，任一行上的两天线之间的时延差也都相同，即列与列之间也存在整体相对时延。那么，通过对阵列天线每行和每列分别设计整体时延，不仅可以实现所需的时延网络，还可以使得时延网络的结构得到了优化。
Figure 1. Planar antenna array with the radiation direction
考虑较为常见的方阵情况，即M=N，dx=dy=d(为方便起见，之后的分析都基于该假设，不再赘述)，相邻行天线之间的时延差Δτx和相邻列之间的时延差Δτy可以表示为：
$ \left\{\begin{array}{l}{\Delta \tau_{x}=d \cos \alpha / c} \\ {\Delta \tau_{y}=d \cos \beta / c}\end{array}\right. $
(1) 当α＜π/2时，Δτx>0，即每行天线的真时延沿x方向增加；当α>π/2时，Δτx＜0，即每行天线的真时延沿x方向减小(β和Δτy也有类似的关系)。(1)式表明，与波束指向相关的α与β可以通过改变Δτx和Δτy分别控制。这种控制方案可大大降低真时延网络的复杂度。
图 2为一个N×N均匀阵列天线的真时延接收机示意图，天线间距为d。天线单元接收到的射频信号被N×N个直调激光器调制到了光载波上。为了避免不同通道间信号的相互干扰，选择了N种不同波长(λ1, λ2, …, λN)激光器，每种均为N个。通过设置激光器的分布，保证了任一行与任一列内光信号的波长都不相同。真时延网络主要包括行时延(row-delay)与列时延(column-delay)两个单元，第i行带有调制信号的光波束(波长分别为λi, λi+1, …, λN, λ1, …, λi-1)通过WDM复用为一路光信号，该路信号经过行时延的光学真时延线(optical time-delay line，ODL)i后，重新解复用为N路光，之后的列时延(列时延与行时延有着完全相同的结构)也以同样的方式实现，所有的ODL都在硅基的光学真时延芯片上实现。最后N个光电探测器将光信号转化为电信号进行处理。一般而言，硅基二进制时延线的带宽大于30nm[22]，而波分复用器(wavelength division multiplexes, WDM)每个通道的带宽小于0.8nm(100GHz)，因此该网络可支持的通道数大于35，能够满足大规模阵列天线的要求。值得一提的是，本文中提出的真时延网络同样适用于2维相控阵的发射。
Figure 2. Schematic of 2-D PAA receiver
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如前所述，真时延网络中的行时延与列时延两单元拥有完全相同的结构，下面主要就行时延单元进行分析。本文中讨论的时延量都是天线之间的相对时延(即绝对时延量之间的差值)，如果以阵列天线的中心作为一个时延参考点(即为0时延点)，那么每一行的相对时延范围都能够被确定。通常地，α和β的变化范围γ是相同的，并且关于π/2对称，记为：π/2-γ~π/2+γ。假设N是奇数，那么ODL1的时延量D1变化范围为：
$ -\frac{(N-1) d \cos \gamma}{2 c}<D_{1}<\frac{(N-1) d \cos \gamma}{2 c} $
(2) 相应地，ODLN的时延量DN的变化范围为：
$ - \frac{{(N - 1)d\cos \gamma }}{{2c}} < {D_N} < \frac{{(N - 1)d\cos \gamma }}{{2c}} $
(3) 可见，ODL1和ODLN有相同的变化范围，记为D1=DN(该结论在N为偶数时也成立)。同理，可以得到：
$ D_{i}=D_{N+1-i} $
(4) (4) 式说明，在行时延单元中，由于对称性，只需设计(N-1)/2(N为奇数)或N/2(N为偶数)种ODL。由于列时延单元与行时延单元是相同的，所以在这种真时延网络方案中，只需要设计一种包含(N-1)/2种ODL的时延芯片，使用4片同样的芯片就能完成对N×N的阵列天线的时延控制。时延网络的复杂度为：
$ \left\{ {\begin{array}{*{20}{l}} {{C^\prime } = (N - 1)/2,({\rm{ when \;}}N{\rm{ \;is \;odd }})}\\ {{C^\prime } = N/2,({\rm{ when \;}}N{\rm{\; is \;even }})} \end{array}} \right. $
(5) 与传统的直接实现方式的复杂度C=N2比较, 图 3中示出了两种方案的时延网络复杂度的比值。可发现：该系统能够显著降低时延网络的复杂度，尤其在阵列天线规模较大时，比如对于4×4的2维阵列，复杂度降低为12.5%，对于40×40的2维阵列，复杂度可降低为1.3%。
Figure 3. Ratio of the complexity of the proposed TTD network C′ and the complexity of the straight forward network C
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每个时延芯片上有(N-1)/2(N为奇数)或N/2(N为偶数)种ODL，芯片中的时延线参量的设计主要是对ODL时延量的计算。如图 4所示，硅基二进制时延线的可取时延量是一组离散值，为保证阵列天线的扫描角度，对时延参量进行合理的设置和优化是十分重要的。对于一个N×N的阵列天线，需要设计(N-1)/2(N为奇数)或N/2(N为偶数)种ODL。假设γ=45°，即α和β的变化范围都为π/4~3π/4。负的相对时延可以通过“时延偏置”来实现，第i行(或第i列)对应的ODL的偏置时延量为：
Figure 4. Block diagram of binary silicon-based integrated optical delay line
$ T_{i, \text { bias }}=(N-i) \Delta \tau_{x, \text { max }}=(N-i) \sqrt{2} d /(2 c) $
(6) 式中，$\Delta \tau_{x, \max }=\max |\cos \alpha|=\sqrt{2} d /(2 c)$为最大行间时延量(当α=π/4或α=3π/4时取到)，1≤i≤N。那么第i行(或第i列)的绝对时延量就可以表示为：
$ T_{i, \text { abs }}=T_{i, \text { bias }}+T_{i, \text { BISODL }} $
(7) 式中, Ti, BISODL为第i行(或第i列)的BISODL设定的时延量。
下面给出芯片上二进制可调时延线参量的主要设计原则。
(1)ODL的时延范围要被满足：
$ \left(2^{b}-1\right) T_{i, \text { bit }} \geqslant 2[(N+1) / 2-i] \Delta \tau_{x, \max } $
(8) 式中, b表示ODL的级数，Ti, bit表示ODL的时延步进，i≤N/2。
(2) 设计的指向角度α和β要满足：α={α1, α2, …, αk}，这表示一组设定需要得到的指向角; tBISODL表示为了得到该组指向角α，ODL应该被设定的一组值。对于一组tBISODL，总是存在一对{sj, Ti, bit}使得时延的误差最小，{sj, Ti, bit }可以通过下式求得：
$ \mathop {{\mathop{\rm argmin}\nolimits} }\limits_{{s_j},{T_{i,{\rm{bit}}}}} \left\| {\mathit{\boldsymbol{s}}{T_{i,{\rm{ bit }}}} - {\mathit{\boldsymbol{t}}_{{\rm{BISODL}}}}} \right\|_2^2 = \left\{ {{s_j},{T_{i,{\rm{ bit }}}}} \right\} $
(9) 式中, s={s1, s2, …, sk}，sj表示ODLi应该设定的状态，sj∈[0, 2b-1], sTi, bit为ODLi能够取到的时延量，即sj个步进时延量之和。通过选择不同的{sj, Ti, bit}，可以使得能够取到的时延量和应该被设定的时延量之间的偏差最小。(9)式是参量针对需要的指向角度做的一种优化，因为所有ODL之间存在线形比例关系，所以只要对一种ODL进行(9)式计算即可。
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以一个8×8的阵列天线为例，对时延芯片进行了设计，并仿真了波束扫描性能，以验证基于硅基二进制时延线的时延网络的可行性。阵列天线的工作频率为2GHz~4GHz，阵列单元的间距为d=4cm，α和β的扫描范围同为：π/4~3π/4，扫描间隔为5°，即α=β={45°, 50°, 55°, …, 130°, 135°}。
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每个时延芯片上的ODL种类与数量都为4，$\Delta \tau_{x, \max }=\max |\cos \alpha|=\sqrt{2} d /(2 c)=94.28 \mathrm{ps}$，根据(6)式可以计算得到每种ODL的偏置时延量。
根据α=β的值，可以计算ti, BISODL，再根据(8)式和(9)式可以得到在精度范围内最优的ODL1的T1, bit(考虑BISODL的时延精度，计算精度设为0.01ps)，由各ODL时延步进之间的比例关系：
$ T_{n, \text { bit }} / T_{1, \text { bit }}=(9-2 n) / 7 $
(10) 可以进一步计算得到其它ODL的步进。表 1中给出了4种ODL的具体参量。
Table 1. Parameters of 4 ODLs
ODL1 ODL2 ODL3 ODL4 Ti, bias/ps 0 94.28 188.56 282.84 Ti, bit/ps 5.33 3.81 2.28 0.76 -
每种ODL都有27=128种时延状态，芯片上最大的时延量为ODL1的状态127，为676.6ps。如图 5a所示，时延芯片尺寸为6mm×16mm，芯片通过金属跳线与印制电路版连接，并由外围电路控制，耦合光栅阵列位于芯片的中心位置，用紫外胶固定在芯片上。时延测量的原理如图 5b所示，通过测量状态i与状态0之间的相位差Δφi来测量两个状态的时延差ΔTi：
Figure 5. a—the packaged chip with printed circuit board b—block diagram of time-delay chip measurement
$ \Delta {T_i} = \frac{{\Delta {\varphi _i}}}{{2{\rm{ \mathtt{ π} }}f}} $
(11) 式中，f为测量信号频率。
相位差Δφi通过矢量网络分析仪(HP-8720ET，Agilent，USA)测得，由矢量网络分析仪的数据手册可知，当测量信号频率f=6GHz时，其相位不确定性为0.9°[24]，所以时延的测量精度为0.42ps。
图 6为时延芯片上4种ODL时延量的测量结果。4种ODL的测量结果与设计值都很相符，误差在不同状态上呈现随机分布的特点。4种ODL平均绝对误差分别为0.52ps, 0.32ps, 0.35ps和0.71ps，最大平均绝对误差小于0.8ps。
Figure 6. The measured time-delay of 4 ODLs
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根据测量得到的时延芯片参量，可以对该阵列天线的波束扫描进行仿真分析。通过设定每一行(每一列)的时延量，可以控制波束的指向角α和β。表 2中给出了当α(或β)分别为65°，80°，90°，120°时，每一行(每一列)ODL应该选取的状态值。通过分别控制行时延与列时延相应的ODL的状态，可以实现波束在3维空间中的扫描。如图 7所示，根据每个状态测量得到的时延量，对选取的角度进行了波束成形仿真分析，图 7a~图 7d分别为4种指向角度的波束在x-O-z，y-O-z和x-O-y 3个平面投影的示意图。x, y, z分别为波束在3个方向上的投影长度。由设计误差引起的角度误差小于0.5°。以上结果表明，波束指向角α，β能够通过该时延网络独立精确地控制。
Table 2. State of every ODL for α (or β)=65°, 80°, 90°, 120°
ODL1, α ODL2, α ODL3, α ODL4, α ODL1, β ODL2, β ODL3, β ODL4, β α=65° 25 25 25 25 99 99 99 99 α=80° 47 47 47 47 77 77 77 77 α=90° 62 62 62 62 62 62 62 62 α=120° 106 106 106 106 18 18 18 18 
Figure 7. The simulated radiation direction of PAA based on the measured time-delay
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提出了一种基于硅基二进制时延线的2维相控阵真时延网络，该网络充分利用了N×N阵列天线的结构特点，将复杂度减小至(N-1)/2(N为奇数)或N/2(N为偶数)。通过对时延网络的分析，给出了时延芯片参量设计的方法。对一个8×8阵列天线设计了时延网络，并以测量得到的时延量为基础，对该阵列的波束形成，波束扫描性能进行了仿真分析，结果表明，该2维真时延网络能够在尺寸、性能和成本等多方面满足大规模阵列天线的要求，未来研究工作的重点在减小该网络的损耗，进一步增加系统集成度等方面。该研究为大规模2维相控阵天线的光时延网络实现提供了一种可行的方法。
基于硅基光子学的2维相控阵真时延网络
True time-delay network for 2-D phased array antenna based on silicon photonics
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摘要: 为了实现大规模2维相控阵天线的光学真时延系统, 采用基于硅基光子学的二进制硅基集成二进制光延迟线技术, 提出一种2维相控阵(N×N)真时延网络, 利用2维相控阵结构的对称性以及行延迟和列延迟的独立控制, 真时延网络的复杂度可以降低至(N-1)/2(N为奇数)或N/2(N为偶数)。理论分析了该时延控制方案和集成时延芯片的设计, 以8×8的2维相控阵为例, 设计实现了包含4种硅基二进制时延线的真时延芯片, 测量了该芯片的时延量, 并针对测量的时延量仿真分析了2维相控阵天线的波束扫描特性。结果表明, 该真时延网络能够满足相控阵天线波束指向要求(角度误差小于0.5°); 集成光学技术的采用减小系统的体积和成本。该研究为大规模2维相控阵天线的真时延网络实现提供了一种可行的方法。Abstract: In order to realize optical true time-delay(TDD) system of large-scale 2-D phased array antenna(PAA), a binary silicon-based integrated binary optical delay line technology based on silicon-based photonics was adopted. A 2-D PAA N×N TDD network was proposed. By using the symmetry of 2-D PAA structure and the independent control of row and column delays, the complexity of TDD networks can be reduced to (N-1)/2 (when N is odd) or N/2 (when N is even). Delay control scheme and the design of integrated delay chip were analyzed theoretically. Four kinds of silicon-based binary TDD chips were designed and implemented by taking 8×8 2-D phased array as an example. The delay of chips was measured. The beam scanning characteristics of 2-D phased array antenna were simulated and analyzed for the measured delay. The results show that TDD can satisfy the beam pointing requirement of PAA (angle error is less than 0.5°). The use of integrated optics technology greatly reduces the volume and the cost of the system. This study provides a feasible method for realizing TDD network of large-scale 2-D PAA.
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Figure 3. Ratio of the complexity of the proposed TTD network C′ and the complexity of the straight forward network C
Figure 5. a—the packaged chip with printed circuit board b—block diagram of time-delay chip measurement
Table 1. Parameters of 4 ODLs
ODL1 ODL2 ODL3 ODL4 Ti, bias/ps 0 94.28 188.56 282.84 Ti, bit/ps 5.33 3.81 2.28 0.76 
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Table 2. State of every ODL for α (or β)=65°, 80°, 90°, 120°
ODL1, α ODL2, α ODL3, α ODL4, α ODL1, β ODL2, β ODL3, β ODL4, β α=65° 25 25 25 25 99 99 99 99 α=80° 47 47 47 47 77 77 77 77 α=90° 62 62 62 62 62 62 62 62 α=120° 106 106 106 106 18 18 18 18
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图(7) / 表(2)
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